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时序逻辑电路的计数控制端无效,则电路处于( 保持 )状态。

时序逻辑电路的清零端有效，则电路为(　　)状态。A、计数 |B、保持 |C、置1 |D、清0

时序逻辑电路的清零端有效，则电路为(　　)状态。A、计数 |B、保持 |C、置1 |D、清0

时序逻辑电路一般是由( )构成的。

分析题图所示电路中输出信号F与输入信号A、B之间的逻辑关系。 （1）由题图所示电路可知，该电路为（）。